第51回大河内記念賞

マルチギガビットＣＭＯＳ高速Ｉ／Ｏ技術の開発と実用化

 

１　開発の背景
半導体分野の技術競争において最重要項目の一つが高速化である。ＬＳＩと外部との信号のやりとりを行うインターフェースの高速化、すなわち信号バンド幅の増大は半導体技術の競争力にとって本質的である。ところが信号バンド幅増大のためには多ビット間のタイミングずれ補償、通信相手のクロック周波数との僅かな周波数の違いを補正する回路が大きくなり過ぎるための回路方式上の課題およびその量産化の課題を克服しなければならなかった。

 

２　特徴と成果
多ビット多ポートのために多数の信号線を扱い、信号あたりの伝送速度がギガビット／秒を越えるインターフェース入出力集積回路の開発では、信号線毎にタイミングを調整する回路が必須である。従来のアナログ位相同期ループ（ＰＬＬ）技術は、多数の信号間で相互干渉を起こし適用は困難であった。また高速な化合物半導体デバイスを用いずに標準ＣＭＯＳデバイスでこの集積回路を実現することは挑戦的開発であった。研究者らは位相補間技術とディジタル制御とを組み合わせた独自の回路方式によりこれらの課題を解決した。このインターフェース入出力回路は汎用であり、ユーザの論理回路と共に１チップに集積化して広範に使用できる。データ速度１０Ｇｂ／ｓまで、ビット幅１６ビットまで、典型仕様１２ポート４ビット３．２Ｇｂ／ｓなどの従来にない大きな信号バンド幅特性を実現できた。これにより生産実績として、これまでに４５品種の量産化を達成し、トップシェア４０％を占めるに至っている。標準ＣＭＯＳ技術を用いてマルチギガビット高速インターフェースが実現可能であることを示したことの意義は大きく、産業界、学界への貢献も大きい。

 

３　将来展望
現在は、サーバーなどハイエンド向け製品であるが、近い将来は１０Ｇｂ／ｓシステムがコンシューマー市場に出回ることが予想され、本技術の有効性、波及効果は極めて大きい。ＣＭＯＳ集積回路の今後の高性能化にも応えられ、広範な高速Ｉ／Ｏマクロ製品群の基盤技術となり将来性は高い。